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EDA技术概述 单元测验-第1章
1、 用逻辑门描述一个全加器,是属于那个设计层次:
答案: 门级
2、 module cnt32( input clk, output reg[31:0] q);always @(posedge clk) q = q + 1’b1;endmodule上述HDL程序是用什么语言写的?
答案: Verilog
3、 ModelSim是那种EDA工具:
答案: 仿真器
4、 Verilog RTL代码经过综合后生成:
答案: 门级网表
5、 EDA发展历程,下列中那个次序是对的?
答案: 电子CAD→电子CAE→EDA
6、 “接近真实器件运行特性的仿真,仿真文件中己包含了器件硬件特性参数,因而,仿真精度高。”这句说的是那种仿真:
答案: 时序仿真
7、 Verilog可以完全完成下列哪些设计层次的描述
答案: RTL级;
门级
8、 下列哪些是可以借助计算机上的EDA软件来完成的:
答案: 逻辑化简;
综合;
适配;
自动布局布线;
设计分割
9、 常见的HDL语言有:
答案: SystemVerilog;
Verilog;
VHDL
10、 下列设计流程次序说明中,那些是正确的:
答案: 设计输入在综合前面;
硬件测试在下载后面
11、 在FPGA设计流程中,下列哪些是常用EDA工具:
答案: 设计输入器;
仿真器;
综合器;
下载器(软件端);
适配器
12、 Quartus具有哪些类型EDA工具的功能:
答案: 综合器;
下载器;
仿真器;
适配器
13、 IP是EDA技术中不可或缺的一部分,下列哪些是常见处理器IP
答案: ARM Cortex-M33;
MIPS;
NiosII;
RISC-V RV32I
14、 SOPC包含:
答案: CPU Core;
Interfaces & Peripherals;
Memory;
Software
15、 Verilog可以描述门级网表
答案: 正确
16、 EDA的中文含义是电子设计自动化
答案: 正确
17、 EDA是英文Electronics Design Automation的缩写
答案: 正确
18、 HDL是Hardware Description Language的缩写
答案: 正确
19、 Verilgo程序编写设计流程中的第一步:HDL文本输入
答案: 正确
20、 整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图形描述,依据给定的硬件结构组件和约束控制条件进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述网表文件。
答案: 正确
21、 EDA工具不是一种软件,而是一个机械工具
答案: 错误
22、 在EDA技术术语中,IP是Internet Protocol(网际互连协议)的缩写
答案: 错误
23、 硬IP是HDL源码形式提供的,很容易进行设计修改。
答案: 错误
24、 HDL语言已经成熟,近十年来,没有出现新的HDL语言
答案: 错误
25、 C语言综合已经渐渐成为可能,已经出现可以使用的C综合工具
答案: 正确
26、 Verilog综合的最后输出是x86的二进制机器吗指令序列
答案: 错误
27、 Verilog语法类似于C语言
答案: 正确
28、 支持RISC-V处理器RV32I指令集的CPU Verilog源代码可以认为是IP
答案: 正确
29、 SOC是SYSTEM ON A CHIP的缩写
答案: 正确
30、 EDA是英文Electronics Design Automation的缩写
答案: 正确
FPGA与CPLD的结构原理 单元测验-第2章
1、 以下哪个可编程器件是基于与阵列可编程或阵列不可编程的原理:
答案: PAL
2、 下列对FPGA结构与工作原理的描述错误的是:
答案: FPGA全称为复杂可编程逻辑门器件。
3、 以下关于CPLD的描述正确的是:
答案: 可编程逻辑器件
4、 下列关于FPGA可编程原理的说法,那个是正确的_ ____。
答案: 基于LUT结构
5、 MAX3000A主要包括了哪几个主要部分?
答案: 逻辑阵列块;
宏单元;
扩展乘积项;
可编程连接阵列;
I/O控制块
6、 下面哪些器件属于复杂PLD:
答案: FPGA;
CPLD
7、 从结构上看,PLD器件能够分为以下几类结构:
答案: 基于查找表结构;
基于乘积项逻辑可编程
8、 以下可编程器件原理基于与或阵列的有:
答案: PLA;
PROM;
GAL
9、 以下关于FPGA的描述正确的是:
答案: 可编程逻辑器件;
掉电程序会丢失;
需要使用配置芯片;
基于查找表
10、 在JTAG边界扫描测试,以下关于边界扫描I/O引脚功能的描述正确的是:
答案: TDI测试数据输入;
TDO测试数据输出;
TCK测试时钟输入
11、 JTAG接口有哪些功能:
答案: 软硬件测试;
编程下载;
在线逻辑分析
12、 FPGA配置方式包括:
答案: JTAG ;
PS;
AS
13、 目前大多数CPLD采用了Flash工艺。
答案: 正确
14、 JTAG是IEEE定义的边界扫描测试规范。
答案: 正确
15、 基于SRAM的FPGA具有掉电易失性,对该类器件的编程一般称为配置。
答案: 正确
16、 简单PLD器件都是基于与或阵列。
答案: 正确
17、 CPLD编程和FPGA配置可以使用专用的编程设备,也可以使用下载电缆。
答案: 正确
18、 PLD的中文全称是什么?
答案: 可编程逻辑器件
19、 什么是OLMC?
答案: 输出逻辑宏单元
20、 CPLD的中文全称是什么?
答案: 复杂可编程逻辑器件
21、 FPGA的中文全称是什么?
答案: 现场可编程门阵列
组合电路的Verilog设计 单元测验-第3章
1、 任一可综合的最基本的模块都必须以什么关键词为开头:
答案: module
2、 下列哪个数字最大:
答案: 1001
3、 Y<=a;是:
答案: 非阻塞式赋值
4、 module EXAPL(R);parameter S=4;output [2S:1] R;integer A;reg [2S:1] R;always@(A) beginR=A;endendmoduleR经过A赋值后是多少位的:
答案: 8
5、 output signed [7:0] y;input signed [7:0] a;assign y=(a>>>2);若a=10101011,则输出y等于:
答案: 11101010
6、 下面哪一个不是标识符:
答案: 关键词
7、 下列哪一个是正确的:
答案: (3’bx10===4’b0x10)=0
8、 A=4’b1011, B=4’b1000,则下列正确的是:
答案: (A>B)=1
9、 若底层的模块语句和参数表述为module SUB #(parameter S1=5, parameter S2=8, parameter S3=1) (A,B,C);在上层的例化语句中的表述为SUB #(.S1(7), .S2(3), .S3(9)) U1(.A(AP), .B(BP), .C(CP)); 则例化后,S2给定的值为:
答案: 3
10、 下面那些是Verilog的关键字
答案: input;
module
11、 下列哪些是Verilog中的循环语句关键词:
答案: for;
while;
repeat
12、 位置关联法,关联表述的信号位置可以不固定:
答案: 错误
13、 对于BCD码加法器的设计,如果低位BCD码的和大于等于9,则使和加上6,且有进位:
答案: 正确
14、 assign引导的连续赋值语句属于并行赋值语句吗
答案: 正确
15、 在过程语句always@引导的顺序语句中, 被赋值信号不一定是reg型变量
答案: 错误
16、 下列两项的值是一样的:4’d94’b1001
答案: 正确
作业组合电路的Verilog设计 作业-第3章
1、 使用Verilog设计一个8选1选择器
评分规则: 有正确的 module endmodule
有正确的输入输出端口input [7:0] a;input [2:0] sel;output y;
有正确的always 语句always @(a,sel) 或者 正确的assign语句
有正确的功能描述比如使用了case语句或者 使用y = a[sel];
全程序无其他错误比如在always中对y赋值了,就使用 reg y
时序电路的Verilog设计 单元测验-第4章
1、 时钟上升沿敏感的关键词是:
答案: posedge
2、 含清0控制的锁存器module LATCH2(CLK,D,Q,RST);output Q;input CLK,D,RST;assign Q=(!RST)? ____:(CLK?D:Q);endmodule空格处应该填入:
答案: 0
3、 下列哪一个表述是正确:
答案: always@(posedge CLK or negedge RST)
4、 module CNT4 (CLK,Q); output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge ____)Q <= Q+1 ; endmodule
答案: CLK
5、 module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入:
答案: REG8[6:0]
6、 含同步复位控制的D触发器module DFF2(input CLK, input D, input RST, output reg Q);always@(posedge CLK)Q<=____?0:D;endmodule空格处应该填入:
答案: RST
7、 含清0控制的锁存器module LATCH3(CLK,D,Q,RST);output Q;input CLK,D,RST;____ Q;always@(D or CLK or RST)if (!RST) Q<=0;else if (CLK) Q<=D;endmodule空格处应该填入:
答案: reg
8、 module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入:
答案: [3:0]
9、 module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是:
答案: 同步加载计数器
10、 下列哪些是正确的:
答案: 如果将某信号定义为边沿敏感时钟信号,则必须在敏感信号列表中给出对应的表述;
若将某信号定义为对应于时钟的电平敏感的异步控制信号,在always过程结构中必须明示信号的逻辑行为;
若将某信号定义为对应于时钟的同步控制信号,则绝不可以以任何形式出现在敏感信号表中
11、 module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现的功能为:
答案: 右移移位寄存器;
含同步并行预置功能
12、 module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if (RST) SHFT<=4’B0;else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是:
答案: 右移移位寄存器;
异步清零
13、 异步复位是指复位信号依赖于时钟信号
答案: 错误
14、 同步复位是指复位信号独立于时钟信号
答案: 错误
15、 对于锁存器,当时钟CLK为高电平时,输出Q才随D输入的数据而改变;而当CLK为低电平时将保存其在高电平时锁入的数据。
答案: 正确
16、 拥有单一主控时钟的时序电路属于异步时序电路
答案: 错误
17、 对于实用加法计数器,同步加载信号LOAD独立于时钟
答案: 错误
18、 V>>n是向左移动n位
答案: 错误
19、 对于同步加载计数器,加载信号LD依赖于时钟信号。
答案: 正确
20、 对于含清零控制的锁存器,异步清零信号依赖于时钟信号。
答案: 错误
21、 在always过程语句中,若定义某变量为异步低电平敏感信号,则在if条件语句中应该对敏感信号表中的信号有匹配的表述
答案: 正确
22、 module fdiv1(CLK,PM,D,DOUT,RST);input CLK, RST; _ [3:0] D; output PM; output [3:0] DOUT; [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or _ LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign =(Q1==4’b0000); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入:A. LDB. posedgeC. inputD. reg(答案中以空格分隔 比如 D C A B)
答案: C D B A
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