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第一讲 认识数字电路 第一讲单元测验
1、 问题:用带宽100MHZ的示波器，将垂直偏转因素置于100Mv/div,测量输出为1V峰峰的100MHZ稳幅正玄信号源的波形，其荧光屏上的垂直高度应显示为（ ）V;如果信号源的波形输出幅度为0.1V有效值，则示波器屏幕垂直高度显示（ ）div。（注：示波器与信号源均为匹配状态）某带宽为100MHz的示波器，垂直通道灵敏度为100mv/div，当测量1V峰峰值的100MHz标准正弦波时，示波器上的垂直高度应显示为？
选项：
A:1.4V
B:1V
C:0.7V
D:0.5V
答案: 【0.7V】
2、 问题:示波器使用时，如果被观察信号为含有直流分量的正弦波，应当选择什么耦合方式？
选项：
A:直流
B:交流
C:接地
D:直流耦合或者交流耦合都可以
答案: 【直流】
3、 问题:TTL系列数字集成电路的供电电源可选择
选项：
A:+5V
B:+-5V
C:+12V
D:+-12V
答案: 【+5V】
4、 问题:波形的上升时间定义为
选项：
A:从0到稳态值的70.7%所需的时间
B:从稳态值的10%上升到稳态值90%所需的时间
C:从0到稳态值所需的时间
D:从0到稳态值的70.7%所需的时间
E:从0上升到稳态值90%所需的时间
答案: 【从稳态值的10%上升到稳态值90%所需的时间】
5、 问题:双通道示波器在同时观察两路信号时，下列说法正确的是：
选项：
A:双通道示波器观察的是电位差，两个探头的接地端都必须可靠连接。
B:由于两个探头的接地端都和示波器内部的参考电位相连，故无需再和测量信号的参考电位连接。
C:由于两个探头的接地端都和示波器内部的参考电位相连，故只需将其中一个探头的参考端与被测信号的参考电位相连接即可。
D:示波器的两个测量通道是彼此独立的，因此可以测量任意两路电压信号。
答案: 【由于两个探头的接地端都和示波器内部的参考电位相连，故只需将其中一个探头的参考端与被测信号的参考电位相连接即可。】
6、 问题:集成电路型号“SN74LS00N”与“DM74LS00N”的区别在于
选项：
A:生产厂家不同
B: 功能不同
C: 封装形式不同
D:TTL与CMOS的区别
答案: 【生产厂家不同 】
7、 问题:若“非”门由74LS00与非门改接而成，则多余输入端接法错误的是
选项：
A:与输入端并联
B:接电源
C:接地
D:悬空
答案: 【接地】
第二讲 EDA设计入门 第二讲单元测验
1、 问题: 用Quartus软件进行设计时，新建项目的后缀名是
选项：
A:.vwf
B:.bdf
C:.qpf
D:.vhd
答案: 【.qpf 】
2、 问题:用Quartus软件进行设计时，波形分析文件的后缀名是
选项：
A:.sch
B:.qpf
C:.bdf
D:.vwf
答案: 【.vwf】
3、 问题: 用Quartus软件进行设计时，新建原理图文件的后缀名是
选项：
A:.vhd
B:.qpf
C:.bdf
D:.sch
答案: 【.bdf 】
4、 问题:用Quartus软件进行设计时，新建VHDL文件的后缀名是
选项：
A:.vhd
B:.qpf
C:.bdf
D:.vwf
答案: 【.vhd】
5、 问题:关于 VHDL标识符的表述正确的是
选项：
A:vhd
B: 1qpf
C:b-df
D: v_wf
答案: 【 v_wf】
【作业】第二讲 EDA设计入门 第二讲单元作业
1、 问题:用7411（三输入与门）实现三输入与门的仿真，将仿真波形以图片形式上传（提示：7411的逻辑关系Y=ABC）
评分规则: 【 要求图片能够反映与门的逻辑关系即可
】
第三讲 组合逻辑电路——全加器 第三讲单元测验
1、 问题:测试全加器电路功能时，输入端信号应使用实验箱上的
选项：
A:数据开关
B:逻辑开关
C:发光二极管
D:三态逻辑指示
答案: 【数据开关 】
2、 问题:当电路调试出现故障时，常使用（ ）逐级查找故障点
选项：
A:三态逻辑指示
B:逻辑开关
C:数据开关
D:1Hz 基准频率
答案: 【三态逻辑指示】
3、 问题:用Quartus软件进行设计时，可下载到FPGA器件的后缀名是
选项：
A:.sof
B:.qpf
C:.bdf
D:.vwf
答案: 【.sof 】
4、 问题:已知下述语句在完整的程序中，语法上正确的是
选项：
A:LIBRARY ieee；
B:USE ieee.std-logic-1164.ALL;
C:USE ieee.std_logic_1164.ALL，
D:result<=0& a+b+c;
答案: 【LIBRARY ieee；】
5、 问题: 用Quartus软件进行设计时，用原理图文件设计下述描述正确的是
选项：
A:原理图文件名可与原理图内器件名相同
B:一位二进制的端口用BUS连接
C:端口名字不可以与器件是根据名字相同
D:原理图修改保存后必须重新编译
答案: 【原理图修改保存后必须重新编译】
6、 问题: 对于DE10-Lite开发板上FPGA芯片的描述正确的是
选项：
A:对于该芯片在Quartus (Quartus Prime 17.1) Lite Edition软件平台上可以实现时序仿真
B:芯片的型号为10M50DAF484CIG
C:芯片的型号为10M08DAF484CIG
D:Unused pins最好选择As input tri_stated
答案: 【Unused pins最好选择As input tri_stated】
7、 问题: 对于完整的一位全加器VHDL程序，描述正确的是
选项：
A:如果port内的管脚定义为STD_LOGIC，则库和程序包可以省略
B:ENTITY adder IS PORT( A ,B,Ci_1: IN STD_LOGIC; Ci,Si : OUT STD_LOGIC; ); END adder;
C:ARCHITECTURE 1fxc OF adder IS BEGIN Si<=(not A and not B and Ci_1) or (not A and B and not Ci_1) or (A and not B and not Ci_1) or (A and B and Ci_1); Ci<=(A and B) or (B and Ci_1) or (Ci_1 and A); END 1fxc;
D:实体名和结构体名都必须是标识符
答案: 【实体名和结构体名都必须是标识符】
8、 问题:在74LS55中，当某组“与”内有部分管脚多余时，应如何处理
选项：
A:接高电平
B:接地
C:悬空
D:与有用端子并联使用
E:接电源
答案: 【接高电平;
与有用端子并联使用;
接电源】
【作业】第三讲 组合逻辑电路——全加器 第三讲单元作业
1、 问题:Quartus下应用7400和7455画原理图设计一位全减器，将仿真波形以图片上传。
评分规则: 【 要求图片能够全面反映全减器的逻辑功能：A,B,J->D,Jo0,0,0->0,00,0,1->1,10,1,0->1,10,1,1->0,11,0,0->1,01,0,1->0,01,1,0->0,01,1,1->1,1
】
第四讲 EDA（1）——二进制加法器的设计 第四讲单元测验
1、 问题:用Quartus软件进行设计4位串行进位二进制全加器时，下述描述正确的是
选项：
A:底层的一位全加器必须用VHDL描述
B:I/O On Block的端口命名和signals in Node命名不以相同
C:若“a: IN STD_LOGIC_VECTOR(3 Downto 0);”，在转换为symbol时，必须用Orthogonal Bus Tool连接
D:4位串行进位二进制全加器只能用二进制输出来仿真显示
答案: 【若“a: IN STD_LOGIC_VECTOR(3 Downto 0);”，在转换为symbol时，必须用Orthogonal Bus Tool连接】
2、 问题: 已知下述语句在完整的程序中，语法上正确的是
选项：
A:with tmp Select C<= ‘0’ when ’11’, ‘1’ when others;
B:c<=’0′ WHEN A=’1′ AND B=’1′ ELSE ‘1 ‘;
C:IF A=’1′ AND B=’1′ THEN C<=’0′, ELSE C<=’1’; END IF;
D:上述语句都必须在Process内
答案: 【c<=’0′ WHEN A=’1′ AND B=’1′ ELSE ‘1 ‘; 】
3、 问题:对于DE10-Lite开发板上数码管的描述正确的是
选项：
A:为共阴数码管
B:6个数码管为动态显示
C:为了是数码管显示0，必须WHEN “0000”=>S<=”0000001″;定义
D:上述都不准确
答案: 【上述都不准确 】
4、 问题: 同学设计的VHDL部分源码如下，为了实现8位数奇偶判断电路，试下述功能描述正确的是：Architecture a of xor8aa isSignal z1,z2: std_logic;Component xor4cPort(a: IN STD_LOGIC_VECTOR(3 Downto 0);z: out std_logic); end component;Begin
选项：
A: U1: xor4c Port map(a3=>a,a2=>b,a1=>c,a0=>d,z=>z1); U2: xor4c Port map(a3=>e,a2=>f,a1=>g,a0=>h,z=>z2); z<=z1 xor z2;
B: U1: xor4c Port map(a(3)<=a,a(2) <=b,a(1) <=c,a(0) <=d,z<=z1); U2: xor4c Port map(a(3) <=e,a(2) <=f,a(1) <=g,a(0) <=h,z<=z2); z<=z1 xor z2;
C:U1: xor4c Port map(a, b, c, d, z1); U2: xor4c Port map(e, f, g, h, z2); z<=z1 xor z2;
D:上述都不准确
答案: 【U1: xor4c Port map(a, b, c, d, z1); U2: xor4c Port map(e, f, g, h, z2); z<=z1 xor z2; 】
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