跳至内容
乾坤大挪移
中国大学慕课答案最新完整版
菜单和挂件
用户注册
用户登录
我的订单
答案搜索
萌面人APP下载
标签:moduleShiftReg(clk,rst,l_in,s,q);inputclk,rst,l_in,s;output[]q;reg[]q;//在always语句中被赋值的信号要声明为reg类型always@(posedgeclk)beginif(rst)q<=’b;elseif(s)q<={q[],l_in};elseq<=q;endendmodule
搜索
数字电路与系统(大连理工大学) 中国大学mooc答案满分完整版章节测试
点我阅读全文
上一页
1
1
…
1
下一页
登录
订单
帮助
搜索