FPGA应用开发 最新知到智慧树满分章节测试答案

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第一章 单元测试

1、 Verilog HDL的抽象分层建模方式可划分为系统级和算法级建模方式、寄存器级建模方式、逻辑门级建模方式和晶体管开关级建模方式。 （ ）

A:错
B:对
答案: 对

2、 Verilog HDL是唯一一种硬件描述语言。（ ）

A:对
B:错
答案: 错

3、 以下哪些属于可编程逻辑器件（ ）

A:CPLD
B:PAL
C:GAL
D:FPGA
答案: CPLD
,PAL
,GAL
,FPGA

4、 以下哪些是FPGA和CPLD的相似点（ ）

A:可编程逻辑器件
B:采用SRAM工艺
C:可采用Verilog HDL 进行电路设计
D:器件密度可达到上千万门
答案: 可编程逻辑器件
,可采用Verilog HDL 进行电路设计

5、 以下哪些是SOPC的基本特征（ ）

A:至少包含一个嵌入式处理器内核
B:可能包含部分模拟电路
C:低功耗
D:单芯片
答案: 至少包含一个嵌入式处理器内核
,可能包含部分模拟电路
,低功耗
,单芯片

第二章 单元测试

1、 如果线网类型变量说明后未赋值，起始缺省值是( )

A:1
B:z
C:x
D:0
答案: z

2、 reg[7:0] mema[255:0]正确的赋值是 ( )

A:4’bxx11
B:4’bzz11
C:8’d0;
D:mema[5]=3’d0,
答案: mema[5]=3’d0,

3、 “a=4`b11001,b=4’bx110”选择正确的运算结果（ ）

A:a&b=0
B:b&a=x
C:b&&a=x
D:a&&b=1;
答案: a&&b=1;

4、 下列标识符中，（ ）是合法的标识符。

A:$finish
B:_date
C:8_sum
D:adder8#
答案: _date

5、 下列语句中，不属于并行语句的是（ ）。

A:元件例化语句
B:case语句
C:assign语句
D:过程语句
答案: case语句

第三章 单元测试

1、 阻塞性赋值符号为＜=，非阻塞性赋值符号为=。( )

A:对
B:错
答案: 错

2、 某一纯组合电路输入为in1,in2和in3,输出为out,则该电路描述中always的事件表达式应写为always@( in1,in2,in3 ); （ ）

A:错
B:对
答案: 对

3、 若某一时序电路由时钟clk信号上升沿触发,同步高电平复位信号rst清零,该电路描述中always的事件表达是应该写为always@( posedge clk or rst)。 ( )

A:错
B:对
答案: 错

4、 Verilog HDL中内置了12种类型的基本门级元件模型。（ ）

A:错
B:对
答案: 对

5、 bufif0是Verilog HDL中内置的基本门级元件：控制信号高电平有效的三态缓冲器。（ ）

A:对
B:错
答案: 错